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                Synopsys发布Verification Compiler验证编译器使产能Ψ提升3倍

                2014年03月25日10:53:14 本网站 我要评论(2)字号:T | T | T

                下一代的创新软件为完整验证流程提供革命性的技术支持

                亮点:

                ·        包括静态和形式△验证的新一代验证技术,使性能提升了5倍

                ·        将仿真、静态和形式△验证,验证IP(VIP)、调试以及覆盖率技术完整地集成到同一个↙产品中,提高了性能和产能

                ·        建在易于使用的Verdi3™调试平台上全新的、先进的SoC调试功能提高了调试效率

                ·        完整的低功耗验证功能,拥有自带的低功耗仿真、X-传递(X-propagation)仿真、新一代低功耗静态校验以及低功耗形式验证

                ·        将ARM® AMBA® 4 AXI4™和AMBA5 CHI互连、以太网、MIPI、PCIe等等一系列技术的验证IP组合,与仿真和调试功能集成在一起,实现了最高「的性能和产能

                ·        并发性验证许可使整体生产率提高了3倍

                为加速芯片和彩71系统创新而提供软件、知识产权(IP)及服务的全球性领先供应商新思科技彩71(Synopsys, Inc.,纳斯达克股票市场代難道是那惡魔之主码:SNPS)日前宣布:其Verification Compiler™验证编译器解决方案开始供货,该款新产品代表了业内为系统级芯片(SoC)验证『技术和验证路线图描绘的一幅诱人前景。Verification Compiler是一◣种将新一代验证技术集成到一起的完整产品组合,其中包括◇先进调试、静态和形式而后直接也朝第四層验证、仿真、验证IP以及覆盖率收敛。将这些技术集成到一起实现了性能的5倍提升,同时调试效率也得到了大幅度的提高,使SoC设计和验证团队用同一个产品就能创建一种具有完整功能的验证流程。通过把新一代技术、集成︼化流程和独特的并发验证许可模型结合在ω一起,使Verification Compiler能够将整体产能提高3倍 —— 直接解决日益突出的SoC上市时间挑战。

                需要查看多媒体新闻稿,请访问:

                “验证复杂度正以快于摩尔定律的速度不断增长,”NVIDIA彩71负责GPU工程高级副∞总裁Jonah Alben表示:“为了应对这一点,业界需要诸如静态和形式验证等新一∩代的验证技术,同时还需要更好的集成化流程,这种流程可降低投资在不同验证方法上的那估計最后一層成本。Synopsys的Verification Compiler提供了一☉幅美好的前景,其潜在发展可满足这些需求,同时将验证生产力提升到了一个新的水平,并将继续推动支持产业▅创新的开放接口。”

                “Verification Compiler为验证描绘了全新的前景,”Cavium彩71负责工程的企业副总裁Anil Jain说到:“我们正面临验证领域内的一个转折点,我们相信必然到来的修正措施不仅源于新的技术和大量的集成,而且也源于可以提供一个SoC验证流程所需要的所有技术的一种创新↑访问模式。通过Verification Compiler,Synopsys正在提供一种使这种远景变为现实的产品。”

                “Altera的SoC是一些在行业∞中集成度最高的异构计算平台,它们将多核ARM处理器系统、浮点DSP模块、高带宽I/O和高性能的可编程逻辑结合在一个晶片上,”Altera彩71负责IC工程的副总裁Ty Garibay表示道:“由于我们将⌒⌒SoC迁移到了集成在英特尔14纳米三栅极3D晶体管工艺上的第三代」」64位架构,我们使用的设计和验证工具必须实现无缝的操作运行和沟通,使我们能够利用通过统一傷勢的编译器和调试流程在RTL、UVM和嵌入式软件域内进行仿真和调试。Verification Compiler的推出是一项重大进展,将支持我们的设计团队去显著提∏高产能。”

                SoC验证所需要的先进技术

                随着移动通信和物联网推动着彩71技术向前不小唯身上紅光一閃断发展Ψ,先进SoC的开发在验证的复杂性、新的功率效率要求、不断增加的软件容量以及严苛的上市时间等方面面临★压力呈指数般增长。要实现这些复杂SoC的验证收敛就需要结合多种技术,包括先进的调︽试、静态和形式验证、低功耗验证、验证IP以及覆盖率收敛。

                为了在验证领域中应对这一具有挑战性的局面,Verification Compiler提供了一整套新一代技术,包括形式∏验证、SoC的连〖通性检查、全SoC级时钟域交叉(CDC)检查、X-传递仿真、集成的低功耗仿真和¤先进的验证规划和管理等。Verification Compiler还包括一整套Synopsys的新一代验证IP,其中包括相应的测试套件,全部被集成在其中以用于先进♀的调试和高性能仿真。通过将这些技术集成到同◎一个产品之中,Verification Compiler使SoC设计和验◣证团队能够更好地解决SoC验证所面临的不断增长的技术和进度挑战。

                新一代静态和形式验证

                Verification Compiler用新一代静态和形式验证技术解决了验证复杂SoC时巨大的容量挑战,与其他任何现有解决方案相比,其性↓能和容量都提升了3倍到5倍。这项新技术包括形式属性检查、低功耗静态检查、CDC检查、SoC连接检查、先进的lint和序列化等效時候性检查。Verification Compiler的静态和形式验证功能与Synopsys Design Compiler®和IC Compiler™使用模型和流程完全兼容。

                更高的调试效率閃爍著紅色光芒

                Verification Compiler的调试功【能使用了Synopsys作为行业事实标准的调试平台Verdi3技术。Verification Compiler采用了所有Verdi3的最新调试技∞术,包括许多创新的调试√功能,使调试效率得到大幅度提升。这些新功能包括交互式测试平台(UVM-aware)调试、事务级调试、硬件/软件调试、功率感知调试和协议感知调试,这些功能都建立在统一的、一致的并且易于使用的环卐境之上。Verification Compiler通过将这些先进的※调试功能与仿真、VIP、形式验证以及覆盖率紧密地集成在一起,进一步大幅度地提升了调试效率。

                Synopsys Verdi3调试平台将继续作为独立的产品供货。Verdi3是一个开放的平台,能够通过快速信号数据库(FSDB)以及Verdi互操作性的应用(VIA)与其☆它验证流程集成。Verdi3将继续全力支持市场上重要的仿真、硬件加速和形式验证产品。

                并发式↑验证

                当今的SoC验证流程需要跨越不同地域的多个团队同时使用各种验证技术。而且,流程上拿出了儲物戒指不同位置所要求的技术关注重点也不相同。这类访问瓶颈问题极大地影响了验证效率、成本以及上市时间。为了⌒解决这些瓶颈问题,每个Verification Compiler许可包括三个独立的并发按键:一个按键用于所有的静态和形式技术;一个按键用于与仿真相关的真技术(包括所有VIP);一个按键用于所有的调试技术。这三个按键可以被同一个用户同时并列使用,以提高个人的产能,或者它们可以被同一家公ω 司的不同成员独立使用。这种灵活性使设计团队能够同时执行∑ 多个验证功能,显著地提高了验证△产能。

                “多年来,我们一直与许多客户在其最复杂的验证挑战方面密切合作,”Synopsys彩71高级副总裁兼验证业务部总经理Manoj Gandhi表示:“在过去的几年中,我们已经建立了一个包括各种领先验证软件技术的强大的产品组合。Verification Compiler通过将这些技术集成到同◎一个产品中,而把他们推向一个新的高度,从而具有了无可比拟的性能、功能以及产能,并且为将来的更大发展奠定了基础。”

                供货

                Verification Compiler现已提供给有限的一些客户,并将于2014年12月全面上市。

                关于新︾思科技

                Synopsys加速了全球彩71市场中的创新。作为一家彩71设计自动化(EDA)和半导体IP领域内@的领导者,其软件、IP和服务帮助工程师应对设计、验证、系统和制造中的各种挑战。自1986年以来,全世界的工程师使用Synopsys的技术已经设计和创造了数十亿个芯片和系统。更多信息,请访问:http://www.synopsys.com

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