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                基于Microblaze软核FSL总线的门光子计▓数器设计与实现[图]

                2011年11月30日17:25:25 本网站 我要评论(2)字号:T | T | T
                关键字:应用 通信 Intel 
                 

                摘要:门光子计数器是量子光学实验中单光子『探测常用的数据采集设备,用于收集单光子探测器探测到的单个光↘子信号。由于不◥同的场合需要用到不同的计数模式,商用的计数器往往难以满足具体的需求,或者ぷ造成采集效率低下。系统采用的是一种基于MicroBlaze系统FSL总线的可扩展计数器设计架构,该架∮构能够灵活的添加不同的计数功能,并㊣通过统一的FSL总线和Microblaze CPU与PC通信。在该架构的基础上实现了针对量子单自旋调控实验中常用的计▓数模式。系统所采用的设计和实现方式可以推广到其他光子计数需求中,并具有较低的设计和生产成本。

                0 引言

                光学领域尤其是量子光学@领域的实验常常需要进行单个相干光子的探测用于实现实验数据△的采集。一般常用的配置是一个单□光子探测器加〒上一个门光子计数器,其前端的单光子探测器用来←收集光子信号,每探测到一个光子产生一个TTL脉冲,后端的门光子计数器用来︼记录该TTL上升沿数目并且与PC等其他器件通@ 信或者同步。APD的工作方式相对简单,而门光子计数器她不知道是出于什么原因才打西蒙则由于具体实验需求不同而要求不同的工作方式,很难有一种通用的计数模↑式能够满足各种情况的需求。由于成∮本限制,功能固定的计数器往往因为没有广阔的市场而造成价格很高。另一方面,工业和科研界购买的商用计数器往往无法满足自◥己的具体需求而导致工作效率低下,甚至无∩法满足要求。

                所◥谓门光子计数器就是针对单自旋量子调疑问了句控实验研究中对单个光子探测的需求♂所研制的。单自旋量子调控是对晶体中的缺陷,如量子点和金◢刚石色心进行控制,其信号读出一般是通过自旋发生的单个光子进行探测实现的。在此类实验中常用的技术有三种:门光子计数、定时计数和相关函数测量。文中☆所述的系统建立了一种可扩展的╳通信和控制架构能够添加不同方式的计数功能。

                1 系统结构设计

                整体系统结构示意图如图1所示,通过PC机的以太网口实现与计数系统的数据通讯与命令最后传输,PC机将工作模式选择等命令通过网◣口向系统发送,而系统将在不同模式下』的计数值及计数状态等数据通过网口发送到PC机,交由PC机〓对数据进行处理。系统的主芯片采用Xilinx的SPARTAN 3E系列的XC3S500E。系统的光子计数输入由两个♂BNC接口引入,这两个接口可▃以由FPGA进行配置,使光子计数器以不同的模式进行工作。系统的固件烧写在FLASH芯片内,SDRAM提供了大容量存储空间,用于运行时装载Microblaze软核代码、计数应用代码以及存储↘计数的数据。

                基于Microblaze软核FSL总线的门光子计数器设计与◇实现

                系统以FPGA为处理中心,实现各▲种工作模式,其功能框图如图2所示。功能模块主要包括软核Microblaze、对外部存储器╱的接口MPMC、以及需要设√计实现的Counterpulse IP核。在Counterpulse IP核与处理器软核之间,采用了FSL总线▽进行连接,实现由Microbalze对Counterpu-lse核的配置,以及由Counterpulse核到Microblaze的数据传输。

                基于Microblaze软核FSL总线的门光子』计数器设计与实现

                系统↘工作时,由Microblaze软核通过网口接收由PC机发送来的命令,根据命令,通过一路FSL总线对光子计数IP核进行工作模式的选择和配置。计数IP核对外部计数源ζ 进行计数,计数的结果●和状态数据通过另一路FSL总线发送到Microblaze软核,由Microblaze软核∑将该数据在DDRRAM内进行々缓冲,并通过网口将这些数据最终发送▓给PC机,由PC机进行分析处理。

                系统有三种工作模式:模式一:使能计数,使能信号有效时(高电平有效ξ),对光子计〓数输入的计数脉冲信号进行计数;模式二:定周◇期计数,根据设定的计数周期,对光子计数输入的计数脉冲信号进行计数;模式三:启动和停止信号分开的计←时,根据输入的计数启动信号和计数停止信号(均为上升沿有效),进行以系统基频为基准的计时,以实现函数测量。

                2 系统设计这匕首实现

                2.1 系统硬件框ξ 图

                计数系统硬件结构如图3所示,由FPGA、64MB的DDR存储器、16MB的FLASH存储器和10M/100M以太物理↑层(PHY)等组成。系统工〓作时,由PC机通过网口发送命令到FPGA,FPGA内部的Microblaze软核配置计数IP核的意思工作模式,由FPGA通过两路BNC接口对外部计数源进行计数,并将数◥据在DDRRAM内进行缓冲,最终将这些数据通过网口发送到PC机。

                基于Microblaze软核FSL总线的门光子计数器∏设计与实现

                2.2 主要元器件介绍

                2.2.1 FPGA芯片及其配置∞芯片选用

                FPGA选用Xilinx彩71的Spartan-3E系列XC3S500E,采用先进的90nm制造工艺生产,其器件密度为50万门。Spartan3系列的FPGA是Xilinx彩71专门针对大容量、低成本需求的彩71设计而开发的,可支持多▓种电平的I/O标准;含有丰富的逻辑资源。XC3S500E具有360kbits的块RAM、73kbits的分布式RAM、10476个逻☆辑单元、20个18×18的乘↑法器和4个DCM时钟管理模块。

                FPGA的配置芯片选用的是Xilinx彩71的在系统可编程配置芯是行动人员牢牢空控制住了妖兽片XCF04S,该芯片可为XC3S500E提供》易于使用、成本低◥且可重复编程的配置数据存贮方法,该芯片支持IEEE1149.1标准的JTAG边界扫Ψ 描测试和编程。在本系统设计中,XCF04S主要※存放用于引导Microblaze软核及应用程序的引导代码。

                2.2.2 存储芯片

                系统使用的RAM是Micron Technology彩71的DDRSDRAM(MT46V32M16),是一片容量为512Mbit(32Mx16)的16位总线宽度存储芯片,用于上电后加载Microblaze软核▅代码和应用程序代码,以及对计数数据进行↘缓冲。FLASH芯片是Intel StrataFlash parallel NORFlash,型号为28F256J3,存储密度为256Mbit,在本系统中用于保存Microblaze软核▅代码和应用程序代码。

                3 功能设计实现

                3.1 基于EDK的FPGA软核Microblaze的应用设计实卐现

                系统设计工具主要╱采用Xilinx彩71的嵌入式开发套件EDK,它是用※于设计嵌入式处理系统的集成解决方案。它包括搭建硬件平∞台的XPS和进行软件配置的SDK。

                Microblaze是Xilinx彩71推出的32位软处理器核,支持CoreConnect总线的标准外设集合。MicroBlaze处理器运行在150MHz时钟下,可提供125 D-MIPS的性能,这种高效的软核在本系统中↙可用于实现处理器功能,实现对计ζ 数IP核的配置,以及支撑Xilinx的clockgenerator、Et-hernet等IP核。系统对计数★器的实现采用Verilog语言将计数功能编写为IP核,将其通过FSL总线挂在Microblaze软核上,以实现∑计数功能。

                3.2 通讯协议

                Microblaze到计数IP核之间那就是十个二十个都不是问题的通讯数据定义如下:

                基于Microblaze软核FSL总线的门◥光子计数器设计与实现

                计数IP核到Microblaze之间的通讯数据定义如下:

                基于Microblaze软核FSL总线的门光子计数器设计与实现

                3.3 计数IP核的设计实现

                3.3.1 计数IP核的结构

                计数IP核采用verilog硬件语言编」写,其√结构如图∏6所示,顶层文件counterpulse3对接口进○行配置,并根据FSL总线上的命令参数选择工作模式,pulsecount1、pulsecount2和pulsecount3分别是3种工作模式的代码实现,fsloprt是与FSL进行接口的代码。

                基于Microblaze软核FSL总线的门光子计数器设计与实现

                3.3.2 与FSL总线接口

                fslopn.v的代码完成与FSL总线接◤口功能。FSL总线︽是单向点对点的通道,它用于完成任意FPGA中ζ 两个模块的快速通讯。FSL总线是基于FIFO的,基●于非共享的无仲裁通信机制,它的深度是可以设置的,最大可以但是他仍然没有放弃手上到8k,具备高速的通信性能,其结构如图7所示。

                基于Microblaze软核FSL总线的门光子计数器设计与实现

                由于FSL总□线是单向的,所以系统中采用々了两条FSL总线,实现Mieroblaze到计数IP核¤之间的双向通讯,计数IP核在面对两条FSL总线时,担当的分别是MASTER(主)和SLAVE(从)两种角色。因此,fsloprt.v的代码应该同时满足与FSL总线接口的读和写时序。读写时序如图8和图9所示。

                基于Microblaze软核FSL总线的门光子计数器设计与实现

                3.4 计数IP核和FSL总线的在EDK中的连接◣实现

                为了能使用FSL总线,首先应该▓在XPS图形界☉面中对Microblaze进行配置,在Buses中将Number of FSL Links设置为1。再在IP Catalog中将FSL总线加入到工程中两次。

                在计数IP核编写后并综合通过后,将该IP核导入到XPS工程中。

                在XPS中,分别对Microblaze和计数IP核的MFSL和SFSL进行连接,将Microblaze的MFSL端连接到♀计数IP核的SFSL端,反之将计数IP核的MFSL端连接到Microblaze的SFSL端。并在system.mhs中

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